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关于EDA、VHDL的体系研究(三)
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2.2.2 VHDL语言特点
应用VHDL进行系统设计,有以下几方面的特点。
(一)功能强大
VHDL具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。并且具有多层次的设计描述功能,支持设计库和可重复使用的元件生成。VHDL是一种设计、仿真和综合的标准硬件描述语言。
(二)可移植性
VHDL语言是一个标准语言,其设计描述可以为不同的EDA工具支持。它可以从一个仿真工具移植到另一个仿真工具,从一个综合工具移植到另一个综合工具,从一个工作平台移植到另一个工作平台。此外,通过更换库再重新综合很容易移植为ASIC设计。
(三)独立性
VHDL的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结构,也不必管最终设计实现的目标器件是什么,而进行独立的设计。程序设计的硬件目标器件有广阔的选择范围,可以是各系列的CPLD、FPGA及各种门阵列器件。
(四)可操作性
由于VHDL具有类属描述语句和子程序调用等功能,对于已完成的设计,在不改变源程序的条件下,只需改变端口类属参量或函数,就能轻易地改变设计的规模和结构。
(五)灵活性
VHDL最初是作为一种仿真标准格式出现的,有着丰富的仿真语句和库函数。使其在任何大系统的设计中,随时可对设计进行仿真模拟。所以,即使在远离门级的高层次(即使设计尚未完成时),设计者就能够对整个工程设计的结构和功能的可行性进行查验,并做出决策。
3 设计规划过程
3.1 加法器与乘法器的原理
3.1.1四位二进制加法器的组成原理
加法器是运算电路的核心。计算机中实现减法、乘法和除法都要最终转化成加法来运算。
本实验才没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。一方面可以提高运算速度,另一方面可以使我们加深对数字电路的认识。图3.1所示是四位二进制加法器的原理框图。
图3.1 加法器系统框图
3.1.2 四位二进制乘法器的组成原理
本实验学习VHDL中乘法的使用。在VHDL语言中,一般有c(7 downto 0)=a(3 downto 0)*b(3 downto 0)。所以4位二进制数的乘积是8位二进制数,为了更符合习惯,我们把结果转化成了十进制。所以结果范围是0—225,即0—15*15。
本实验采用的三位数在数码管上显示的方法是:分别确定百位、十位和个位。送数码管动态显示。采用与各个数逐一比较的方法确定。如百位的确定可以将结果与200和100比较,若比200大则百位为2,在100到200之间则百位为1,小于100则百位为0,不显示。十位的确定可以将结果去掉百位,然后与10,20,….90比较而得。
本文设计的四位二进制乘法器系统框图如图3.2所示。
图3.2 乘法器系统框图
链接: https://pan.baidu.com/s/1HpMSX5NH38u8MzB3LcI6rg 提取码: admy
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